檢測(cè)報(bào)告圖片
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檢測(cè)項(xiàng)目及執(zhí)行標(biāo)準(zhǔn)一覽表
| 序號(hào) | 檢測(cè)標(biāo)準(zhǔn) | 檢測(cè)對(duì)象 | 檢測(cè)項(xiàng)目 |
|---|---|---|---|
| 1 | 半導(dǎo)體集成電路現(xiàn)場(chǎng)可編程門陣列測(cè)試方法 SJ/T11706-2018 5.1.3 | FPGA靜態(tài)參數(shù) | 輸入低電平電壓（VIL） |
| 2 | 半導(dǎo)體集成電路現(xiàn)場(chǎng)可編程門陣列測(cè)試方法 SJ/T11706-2018 5.1.2 | FPGA靜態(tài)參數(shù) | 輸入高電平電壓（VIH） |
| 3 | 半導(dǎo)體器件 集成電路 第2部分 數(shù)字集成電路 GB/T 17574-1998 IV | FPGA靜態(tài)參數(shù) | 輸出低電平電壓（VOL） |
| 4 | 半導(dǎo)體集成電路現(xiàn)場(chǎng)可編程門陣列測(cè)試方法 SJ/T11706-2018 5.1.5 | FPGA靜態(tài)參數(shù) | 輸出低電平電壓（VOL） |
| 5 | 半導(dǎo)體器件 集成電路 第2部分 數(shù)字集成電路 GB/T 17574-1998 IV | FPGA靜態(tài)參數(shù) | 輸出高電平電壓（VOH） |
| 6 | 半導(dǎo)體集成電路現(xiàn)場(chǎng)可編程門陣列測(cè)試方法 SJ/T11706-2018 5.1.4 | FPGA靜態(tài)參數(shù) | 輸出高電平電壓（VOH） |
| 7 | 半導(dǎo)體集成電路現(xiàn)場(chǎng)可編程門陣列測(cè)試方法 SJ/T11706-2018 5.1.13 | FPGA靜態(tài)參數(shù) | 配置數(shù)據(jù)能保持的*低內(nèi)核電源電壓（VDRINT） |
| 8 | 半導(dǎo)體集成電路現(xiàn)場(chǎng)可編程門陣列測(cè)試方法 SJ/T11706-2018 5.1.14 | FPGA靜態(tài)參數(shù) | 配置數(shù)據(jù)能保持的*低接口電源電壓（VDRIO） |
| 9 | 半導(dǎo)體集成電路現(xiàn)場(chǎng)可編程門陣列測(cè)試方法 SJ/T11706-2018 5.1.6 | FPGA靜態(tài)參數(shù) | 靜態(tài)接口電源電流（ICCQQ） |
檢測(cè)時(shí)間周期
一般3-10天出報(bào)告，有的項(xiàng)目1天出報(bào)告，具體根據(jù)FPGA靜態(tài)參數(shù)檢測(cè)項(xiàng)目而定。
檢測(cè)報(bào)告有效期
一般FPGA靜態(tài)參數(shù)檢測(cè)報(bào)告上會(huì)標(biāo)注實(shí)驗(yàn)室收到樣品的時(shí)間、出具報(bào)告的時(shí)間。檢測(cè)報(bào)告上不會(huì)標(biāo)注有效期。
檢測(cè)流程步驟
1、電話溝通、確認(rèn)需求；
2、推薦方案、確認(rèn)報(bào)價(jià)；
3、郵寄樣品、安排檢測(cè)；
4、進(jìn)度跟蹤、結(jié)果反饋；
5、出具報(bào)告、售后服務(wù)；
6、如需加急、優(yōu)先處理；
溫馨提示：以上關(guān)于《FPGA靜態(tài)參數(shù)檢測(cè)》內(nèi)容僅為部分列舉供參考使用，百檢網(wǎng)匯集眾多CNAS、CMA、CAL等資質(zhì)的檢測(cè)機(jī)構(gòu)遍布全國(guó)，更多檢測(cè)需求請(qǐng)咨詢客服。
